Verilog classwork K
2010年11月15日 星期一
11/15 期末考試
題目F: 0 1 0 1 1 0 0 1 0 0 1 0 0 1 0 1
2010年10月25日 星期一
10/10/25 Full_Adder 1Bit
2010年10月18日 星期一
全加法器 Full_Adder (行為模式)
半加法器 Half_Adder 行為模式
行為模式:
module add_half_1(s,c,a,b)
input a,b
output c,s
assign {c,s}=a+b
endmodule
半加法器 Half_Adder 結構模式
結構模式:
module add_half(s,c,a,b)
input a,b;
output c,s;
xor(s,a,b);
and(c,a,b);
endmodule
2bit mux (one SEL)
需注意 module mux(out,a,b,SEL); 之順序需與下列一樣
mux hi (out[1],a[1],b[1],SEL);
mux lo (ott[0],a[0],b[0],SEL);
2010年10月11日 星期一
文字輸出 10.10.3
文字輸出
2010年10月2日 星期六
4選1多工器(SEL1,SEL2)
2010年9月21日 星期二
10/09/20 課堂實作
1.原始範例試作
2.將主程式修改
2010年9月13日 星期一
The beautiful word
The word is not beautiful. Therefore ,it is.
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